오늘 소개할 것은 반도체 소형화입니다.
소형화란 트랜지스터와 회로 패턴을 더 작게 만들어 더 많은 트랜지스터가 하나의 칩에 들어갈 수 있도록 하는 것을 의미합니다.
이를 통해 컴퓨터와 스마트폰은 더 빠르게 처리하고 에너지를 덜 사용할 수 있습니다.
그러나 패턴이 작아질수록 패턴을 정확하고 안정적으로 유지하는 것이 더 어려워집니다.
이 공정은 패턴 붕괴, 선 가장자리 거칠기, 극자외선(EUV) 리소그래피와 같은 문제에 직면해 있습니다.
이러한 문제는 기술적으로 들릴 수 있지만, 우리 디바이스가 얼마나 빠르고 효율적으로 변할 수 있는지에 대한 미래를 결정합니다.
각 문제를 살펴보고 기술 축소가 생각보다 어려운 이유를 이해해 보겠습니다.
패턴 붕괴
패턴 붕괴는 리소그래피 과정에서 매우 작은 포토레지스트 라인이 구부러지거나 달라붙을 때 발생합니다.
패턴 폭이 수십 나노미터보다 얇아지면 레지스트의 기계적 강도가 감소합니다.
현상 과정에서 세정액의 표면 장력으로 인해 패턴이 아래로 당겨져 떨어지거나 합쳐질 수 있습니다.
이로 인해 의도한 회로 모양이 파괴되고 웨이퍼에 결함이 발생합니다.
이를 방지하기 위해 엔지니어는 레지스트 두께를 제어하고 표면 에너지를 조정하며 초임계 CO₂과 같은 특수 건조 기술을 사용합니다.
또한 레지스트 재료 자체를 변경하여 더 강하게 만듭니다.
패턴 붕괴는 육안으로는 보이지 않지만 생산에는 치명적인 조용한 재앙입니다.
이를 해결하지 않으면 고밀도 칩은 존재할 수 없습니다.
즉, 작게 생각하기 전에 작은 것을 그대로 유지하는 방법을 배워야 합니다.
선 가장자리 거칠기
라인 가장자리 거칠기(LER)는 미세 제작에서 또 다른 큰 문제입니다.
패턴이 무너지지 않더라도 가장자리가 고르지 않거나 물결 모양이 될 수 있습니다.
이러한 작은 불규칙성은 트랜지스터의 폭에 변동을 일으켜 전류와 속도의 변화를 초래합니다.
패턴 크기가 몇 나노미터에 불과하면 원자 하나의 차이도 중요합니다.
LER의 원인은 주로 광자 노이즈, 레지스트 화학, 노출 도구의 한계입니다.
엔지니어는 거칠기를 최소화하기 위해 평활화 공정, 더 나은 저항력, 최적화된 노출량을 사용합니다.
하지만 완전히 사라지지는 않습니다.
마치 손이 아무리 안정적일지라도 항상 약간 떨리는 펜으로 그림을 그리는 것과 같습니다.
선 가장자리 거칠기는 나노 기술의 완벽함은 오류를 제거하는 것이 아니라 오류와 함께 살아가는 방법을 배우는 것임을 상기시켜줍니다.
EUV 과제
극자외선 리소그래피 또는 EUV 리소그래피는 가장 작은 회로 패턴을 인쇄하는 데 사용되는 최신 도구입니다.
파장이 13.5나노미터인 빛을 사용하므로 기존의 심층 자외선(DUV)보다 훨씬 더 세밀한 기능을 제공합니다.
하지만 EUV는 자체적인 어려움을 가져옵니다.
빛이 너무 짧아 공기에 흡수되기 때문에 시스템 전체가 진공 상태에서 작동해야 합니다.
EUV 빛을 반사하는 거울은 원자에 가까운 부드러움으로 연마해야 하며, 먼지 입자조차도 웨이퍼 전체를 망칠 수 있습니다.
게다가 EUV 소스의 전력은 제한되어 있어 노출이 느리고 비용이 많이 듭니다.
이러한 문제에도 불구하고 EUV는 이제 5nm 이하의 첨단 노드에 필수적입니다.
모든 새로운 칩 세대는 물리학이 허용하는 것과 엔지니어가 그 이상으로 밀어붙일 수 있는 것 사이의 싸움입니다.
EUV는 단순한 기술이 아니라 빛 자체와 싸우는 기술입니다.
결론적으로 반도체 소형화는 꿈이자 고군분투입니다.
패턴 붕괴는 구조물을 끌어내리려 하고, 선 가장자리 거칠기는 진행의 미세한 가장자리를 흐리게 하며, EUV는 빛과 물질의 한계를 밀어붙입니다.
하지만 엔지니어들은 점점 더 작아지고 층층이 쌓입니다.
소형화는 기술뿐만 아니라 지속성, 즉 불가능할 정도로 작아 보일 때도 여전히 개선의 여지가 있다는 믿음에 관한 것입니다.
그렇기 때문에 모든 차세대 칩은 원자, 빛, 인간의 인내로 만들어진 기적처럼 느껴집니다.